La Base de la Jerarquía

La jerarquía de memoria depende del compromiso entre RAM estática (SRAM) y RAM dinámica (DRAM). La SRAM utiliza una celda de memoria bistable de 6 transistores celda de memoria bistable. Imagina un péndulo invertido: es estable en dos posiciones pero metaestable en el centro. Esta bistabilidad lo hace rápido, costoso e insensible a perturbaciones. Por el contrario, la DRAM almacena los bits como carga en un pequeño condensador (aproximadamente 30 × 10⁻¹⁵ faradios). Debido a que la carga se escapa, la DRAM es más lenta y requiere actualización constante.

Organización de DRAM y Transacciones de Bus

Para minimizar el número de pines, los bits de DRAM se dividen en $d$ superceldas en una cuadrícula de $r \times c$ donde $rc=d$. Acceder a los datos requiere un proceso de dos pasos: el Controlador de Memoria envía un RAS (Señal de acceso a fila), moviendo una fila al buffer de fila, seguido por un CAS (Señal de acceso a columna). Esto explica por qué sumarraycols es inherentemente más lento: pierde repetidamente el buffer de fila.

Movimiento de Datos

Los datos viajan a través de transacciones de bus a través del Bus del Sistema y Bus de Memoria, conectado por el puente I/O. Una instrucción movq A, %rax instrucción (transacción de lectura) activa al puente para traducir la solicitud de la CPU en las señales de cuadrícula de la DRAM.